Un laboratorio de diseño digital en VDHL: Aprendizaje por proyectos

Bataller, M., Guerrero, J., Muñoz, J., Rosado, A. y Vila, J.(14/0) .Un laboratorio de diseño digital en VDHL: Aprendizaje por proyectos. .En: . ()

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Nombre Descripción Tipo MIME Size
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Titulo Un laboratorio de diseño digital en VDHL: Aprendizaje por proyectos
Autor(es) Bataller, M.
Guerrero, J.
Muñoz, J.
Rosado, A.
Vila, J.
Materia(s) CPLD
FPGA
laboratorio
PBL
VHDL
Resumen El aprendizaje del lenguaje VHDL en la Ingeniería Electrónica necesita de una constante realización práctica de ejercicios, tanto de simulación como de implementación. Por ello, este trabajo describe la metodología llevada a cabo para conseguir que el aprendizaje de este lenguaje de descripción hardware sea efectivo y rápido, especialmente en lo referido al VHDL orientado a síntesis hardware. Se han empleado dispositivos FPGA de Xilinx y el simulador ModelSim para la realización del laboratorio, desarrollando una placa específica de periféricos para ampliar las posibilidades de realización de proyectos por parte del estudiante.
Editor(es) Universidad de Valencia
Fecha 14/07/2006
Formato application/pdf
Identificador ../papers/2006S3D04.pdf
taee:congreso-2006-1108
Idioma es
Versión de la publicación publishedVersion
Nivel de acceso y licencia info:eu-repo/semantics/openAccess
http://creativecommons.org/licenses/by-nc-nd/4.0
Tipo de recurso conferenceObject
Tipo de acceso Acceso abierto

Tipo de documento: Ponencia de Congreso
Collections: Set de openaire
Set de ponencias
Congreso TAEE año 2006
Diseño Digital VII
 
Versiones
Versión Tipo de filtro
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Creado: Fri, 02 Oct 2009, 05:30:46 CET