Metodología docente en la evaluación de sistemas digitales mediante software de síntesis lógica

Cerdá, J., Colom, R., Gadea, R., Larrea, M. y Martínez-Peiro, M.(14/0) .Metodología docente en la evaluación de sistemas digitales mediante software de síntesis lógica. .En: . ()

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Nombre Descripción Tipo MIME Size
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Titulo Metodología docente en la evaluación de sistemas digitales mediante software de síntesis lógica
Autor(es) Cerdá, J.
Colom, R.
Gadea, R.
Larrea, M.
Martínez-Peiro, M.
Materia(s) docencia
FPGA
lógica
metodología
síntesis
temario
VHDL
Resumen El presente trabajo ofrece tres procedimientos de evaluación englobados en una metodología de enseñanza de sistemas Digitales Complejos. Este proceso se apoya en una herramienta de diseño y síntesis lógica que permite revisar de forma práctica conceptos teóricos de dificil evaluación. Gracias a la metodología propuesta, los alumnos encuentran un reflejo real de problemas de diseño de sistemas digitales con la consiguiente motivación que este tipo de asignaturas requiere. Los tres métodos reflejan diseños completamente especificados (método top-down), parcialmente especificados (método bottom-up) y de implementación física (método orientado a hardware). Se presentan las descripciones de los tres métodos así como las conclusiones que de su aplicación pueden extraerse
Editor(es) Universidad Politécnica de Valencia
Fecha 14/02/2002
Formato application/pdf
Identificador ../papers/2002S2B06.pdf
taee:congreso-2002-1036
Idioma es
Versión de la publicación publishedVersion
Nivel de acceso y licencia info:eu-repo/semantics/openAccess
http://creativecommons.org/licenses/by-nc-nd/4.0
Tipo de recurso conferenceObject
Tipo de acceso Acceso abierto

Tipo de documento: Ponencia de Congreso
Collections: Set de openaire
Set de ponencias
Congreso TAEE año 2002
Consideraciones metodológicas
 
Versiones
Versión Tipo de filtro
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Creado: Fri, 02 Oct 2009, 05:30:46 CET