Diseño de una maquina reducida para aplicaciones didácticas usando una herramienta de celdas estándar.

Alonso, L., Díaz, A., Gallardo, J.M., Gómez, P., Liébana, M., Nieto, V., Pérez, O. y Rodellar, V.(04/0) .Diseño de una maquina reducida para aplicaciones didácticas usando una herramienta de celdas estándar.. .En: . ()

Ficheros (Some files may be inaccessible until you login with your e-spacio credentials)
Nombre Descripción Tipo MIME Size
S1C01.pdf /papers/1994S1C01.pdf application/pdf
S1C01D01.jpg S1C01D01.jpg image/jpeg
S1C01D02.jpg S1C01D02.jpg image/jpeg
S1C01E01.jpg S1C01E01.jpg image/jpeg
S1C01E02.jpg S1C01E02.jpg image/jpeg
S1C01F01.jpg S1C01F01.jpg image/jpeg
S1C01G01.jpg S1C01G01.jpg image/jpeg
S1C01R01.jpg S1C01R01.jpg image/jpeg
S1C01R02.jpg S1C01R02.jpg image/jpeg
S1C01W01.jpg S1C01W01.jpg image/jpeg

Titulo Diseño de una maquina reducida para aplicaciones didácticas usando una herramienta de celdas estándar.
Autor(es) Alonso, L.
Díaz, A.
Gallardo, J.M.
Gómez, P.
Liébana, M.
Nieto, V.
Pérez, O.
Rodellar, V.
Materia(s) diseño
VLSI
Mealy
top-down
síntesis
bottom-up
simulación
Resumen El presente trabajo expone una experiencia de enseñanza de Diseño VLSI utilizando una herramienta basada en Celdas Estándar (SOLO 1400) a nivel de alumnos de 5ª curso, dentro del Plan de Estudios de 1983 vigente e la Facultad de Informática de la Universidad Politécnica de Madrid. El trabajo revisa los objetivos docentes y de Ingeniería del proyecto propuesto, la metodología de trabajo sugerida al alumno y soportada por le entorno docente, y los resultados obtenidos, ofreciendo una reflexión sobre la utilidad práctica de este tipo de experiencias para completar en forma rápida la formación en Ingeniería de Sistemas Informáticos desde el punto de vista de Tecnología de Computadores. Una de las principales conclusiones positivas derivadas de la experiencia relatada, es la capacidad de la herramienta utilizada para obtener resultados tangibles y altamente pedagógicos, cerrando el ciclo de especificación, estructuración "top-down", ensamblaje "bottom-up", verificación, y simulación.
Editor(es) Universidad Politécnica de Madrid
Fecha 04/07/1994
Formato application/pdf
Identificador ../papers/1994S1C01.pdf
taee:congreso-1994-1020
Idioma es
Versión de la publicación publishedVersion
Nivel de acceso y licencia info:eu-repo/semantics/openAccess
http://creativecommons.org/licenses/by-nc-nd/4.0
Tipo de recurso conferenceObject
Tipo de acceso Acceso abierto

Tipo de documento: Ponencia de Congreso
Collections: Set de openaire
Set de ponencias
Set de ponencias
Microelectrónica, VHDL
 
Versiones
Versión Tipo de filtro
Contador de citas: Google Scholar Search Google Scholar
Estadísticas de acceso: 626 Visitas, 646 Descargas  -  Estadísticas en detalle
Creado: Fri, 02 Oct 2009, 05:30:46 CET